用Verilog硬件描述语言设计数字计时器

摘要：

介绍了一种利用Verilog硬件描述语言设计数字计时器的方案,具有成本低、设计简单、容易扩展的特点.给出了系统各部分逻辑电路的HDL描述和电路综合结果.

关键词：硬件描述语言、计时器、电路综合

所属期刊栏目：15

分类号：TN791(基本电子电路)

在线出版日期：2004-06-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：73-75