异构多核DSP芯片的可测性设计

摘要：

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试.文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果.实验结果表明该设计的测试覆盖率符合工程应用要求.

关键词：可测性设计、存储器内建自测试、测试压缩、全速测试

所属期刊栏目：32

分类号：TN407;TP311.52;TN911.72

在线出版日期：2023-08-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：76-80