应用于时钟发生器的小数分频电路设计

摘要：

随着集成电路技术的迅猛发展,小数分频频率综合器已经广泛应用于通信系统中;芯片内对于时钟信号的稳定性以及分辨率的要求也越来越高,提高时钟信号的稳定性和分辨率是目前时钟发生器研究的重点.本文提出了一种高分辨率,高稳定性的小数分频器.首先依据延迟锁相环(DLL)实现小数分频的优势,提出了具有16位时钟输出的DLL结构,其次对比有源移相器实现相位内插的传统方法,提出了一种新型相位内插电路结构,最后结合数字算法控制单元控制DLL以及相位内插器电路,最终实现了输出稳定具有1/28分辨率的时钟信号.本设计采用中芯国际(SMIC)130nmCMOS工艺,电源电压为1.2V,输入信号时钟频率为200～400MHz.在200MHz输入频率下,整数分频为3,小数位为0.9375时,可实现对输入信号的3.9375分频,仿真输出平均分频为3.93778,频率误差在有限仿真时间和有限仿真精度内基本与设置的分频比基本一致.

关键词：延迟锁相环、相位内插、小数分频、相位锁定

所属期刊栏目：32

分类号：TN702;TN402;TN911.8

在线出版日期：2023-05-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：25-31