一种LPDDR4 ZQ校准锁存电路

摘要：

低功耗第4代双倍速率(Low Power Double Data Rate 4,LPDDR4)同步动态随机存储器(Syn-chronous Dynamic Random-access Memory,DRAM)中,ZQ校准完成之后生成与ZQ校准时钟同步的内部更新时钟来更新缓存的ZQ校准代码,当收到校准锁存命令后将其锁存到OCD(off chip drive).然而,由于校准锁存命令是根据ZQ校准电路外部的主时钟产生的,与更新时钟是异步的,两者可能会太接近,更新和锁存校准代码同时发生,从而锁存错误的校准代码.本文中电路可以检测更新时钟和锁存命令的位置关系,如果两者在一个设定的时间窗口,则门控出下一个锁存脉冲再次锁存校准的结果,保证锁存时校准结果是稳定的.

关键词：LPDDR4、DRAM、ZQ、校准锁存

所属期刊栏目：31

分类号：TN792;TP335;TN433

在线出版日期：2022-08-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：53-54