1G比特内嵌自检自修复DDR3DRAM存储器芯片设计

摘要：

芯片采用45nm叠层电容工艺技术,采用旋转分区的对称存储体(BANK)芯片架构.内嵌自检测修复(ECC)电路设计可以用来检测和纠正出错的数据以提高阵列保持时间.芯片采用高可靠高性能单元阵列设计、高速输入输出接口电路设计等技术,设计开发高可靠、低功耗的兼容国际JEDEC-DDR3标准的1G比特DRAM芯片.

关键词：45nm叠层电容工艺、内嵌自检测修复(ECC)、DDR3、DRAM

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在线出版日期：2018-11-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：42-47