Cadence Allegro TimingVision1环境加快高速PCB接口时序闭合的三种方法

摘要：

1 简介
在先进的高速接口上,时序闭合可能是一个反复的过程,可能会耗时又令人备受挫折.PCB设计师需要一些方法和工具,让这一过程更加高效,从而推动设计在整体上更快地上市.本文探讨全新Cadence(R)Allegro(R)TimingVisionTM环境加快高速PCB接口时序闭合的三种方法.
2 时序闭合:为何这么慢?
为支持今天智能、联网的电子产品,PCB系统必须比以往执行更快,提供更大的带宽,而能耗更低.信号越快就越灵敏,因此谨慎规划成为必然.此外PCB系统还整合了更多的标准接口,如DDR3、DDR4和PCI Express等.这样,PCB设计师就必须设计一套日趋复杂的电气和版图实现约束规则,这使得时序闭合成为费力、耗时的过程.

机标关键词：环境、接口时序、闭合、设计师、约束规则、系统、高速接口、方法、电子产品、标准接口、智能、整合、信号、上市、能耗、联网、加高、合成、规划、工具

所属期刊栏目：23

分类号：TP3;TN1

在线出版日期：2014-09-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：29-31