基于异或门自选通的低功耗时钟树综合方案

摘要：

本文介绍一种降低时钟网络功耗的方法.该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗.将该方法应用于一款基于SMIC0.18 μmEflash 2p4m工艺下的非接触式智能卡芯片的物理设计.仿真结果表明,与传统时钟树综合方法相比,芯片功耗降低了10.7％.

关键词：集成电路、异或门自选通、时钟树综合、低功耗

所属期刊栏目：23

分类号：TN4;TP3

在线出版日期：2014-09-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：12-15