基于门延时的数字TDC电路设计

摘要：

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法.采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中.通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证.该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定.

关键词：时间数字转换、环形门延时链、现场可编程门阵列、集成电路设计

所属期刊栏目：20

分类号：TN7;TN9

在线出版日期：2011-11-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：37-40