基于片上PLL时钟的at-speed测试设计

摘要：

深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能电路进行测试的必要技术.文章首先介绍了at-speed测试的故障模型,以及具体测试方法,然后详细介绍了采用PLL时钟作为at-speed测试时钟时,一款芯片的at-speed测试实现方案,最后采用Fastscan及TestKompress对整个设计进行了测试向量自动生成及向量压缩.实验结果表明此方案可行,采用TestKompress进行设计更符合目前的设计需求.

关键词：At-speed测试、可测性设计、自动测试向量生成

所属期刊栏目：18

分类号：TN95

在线出版日期：2009-12-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：34-37,47