微捷码软件应用于高性能并行计算系统中复杂交换芯片的物理实现
本文主要介绍了面向并行计算系统互连应用的复杂交换芯片(Switch ASIC)的芯片结构、设计权衡和物理实现.该交换芯片通过集成3路16×16交叉开关和特别垫垒处理单元,不仅可支持具有高吞吐量和低延迟的多层多功能包交换,而且还在其1 6个RX/TX端口间提供了先进的全局垫垒处理加速功能;以156.25MHz频率运行,拥有80Gbps端口交换和240Gbps内部包交换容量以及3.12Gbps的端口吞吐量.通过对一些芯片路径多模多角下时序的仔细调整以及对输出片上时钟网络的OCV优化,以微捷码的Blast工具为主达成了4种功能模式、3个PVT角点下芯片物理实现的完全时序收敛.目前,该芯片已通过0.18 μm/6Metal CMOS技术完成投片,拥有约2000万个晶体管、17个不同的时钟域、48个RAM宏块、12.39mm×12.39 mm芯片尺寸以及1 053个引脚倒装芯片封装.
高性能、交换、时序收敛、CDC、多模、OCV、DFT
TP3;TN9
该项目由中国国家高技术研究开发计划提供经费资助,合同号为No.2006AA01A102
2009-11-06（万方平台首次上网日期，不代表论文的发表时间）
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