定宽截断式并行乘法器的实现研究

摘要：

文章主要阐述了并行补码运算的定宽截断式乘法器是如何实现的.两个N位的输入,定宽的乘法器将产生N位的输出,而不是2N位的输出,但因截断会带来误差.与标准的2N位输出乘法器相比,文章中所设计的乘法器具有面积更小,延迟时间更短的优点.在设计中,为了能让定宽截断式乘法器的输出更精确,所用的计算时间更短,生成进位电路部分的设计最为关键.实验表明,文章中所设计的固定位宽截断式乘法器与其他的固定位宽的乘法器相比,误差更小,成本更低.基于以上特性,这种乘法器特别适合应用于多媒体处理和数字信号处理芯片的设计中,例如数字滤波、译码电路等.

关键词：并行乘法器、乘法操作、专用集成电路设计、电路级设计

所属期刊栏目：16

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-05-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：67-70