SystemVerilog中的随机化激励

摘要：

随着集成电路的验证工作日渐复杂,对验证的可靠性提出了越来越高的要求.传统的验证工作中也使用随机化激励以便减轻测试代码编写的工作量,以提升验证的可靠性.在SystemVerilog更强调了利用随机化激励函数以提高验证代码的效率和验证可靠性的重要性.本文以VMM库为例,阐述了如何在SystemVerilog中使用随机化函数来编写高效率的测试代码,重点介绍了可重用验证函数库的使用方法,以帮助读者理解如何使用SystemVerilog高效率地完成复杂的设计验证.

关键词：VMM、SystemVerilog、激励、随机化

所属期刊栏目：16

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-04-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：37-41