SystemVerilog断言及其应用

摘要：

在介绍systemVerilog断言的概念、使用断言的好处、断言的分类、断言的组成以及断言如何被插入到被测设计(DUT)的基础上,本文详细地介绍了如何使用不同的断言语句对信号之间的复杂时序关系进行严格的检查,并针对每个例子展示了在ModelSim 6.1b仿真环境中所显示的波形.本文旨在帮助读者理解如何使用断言对设计中信号间复杂时序关系进行验证的方法,并由此介绍一些基本的SystemVerilog断言、操作符、代码段和断言验证方法学.

关键词：字:SystemVerilog、断言、DUT、SVA、Assertion

所属期刊栏目：16

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-06-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：19-24