一种基于0.25μm CMOS工艺的锁相环电路设计

摘要：

锁相环在很多领域都得到了广泛应用.本文给出了一款全芯片集成锁相环电路设计,其工作输出频率范围在50M到150M之间,抖动在1 50ps以内,工作电压为2.5伏,该芯片采用了0.25μm CM0S工艺.本文主要阐述全芯片集成锁相环的设计方法,以及对各个参数的折衷设计考虑,最后给出了一些仿真结果和电路物理版图.

关键词：锁相环、CMOS工艺、抖动

所属期刊栏目：16

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-04-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：44-48,20