Xtensa LX和XPRES:打破SOC设计瓶颈

摘要：

@@ 标准的32位处理器核不能处理许多SOC设计中的计算密集型任务,例如音频、视频和通信.因此,SOC设计者必须采用定制硬件来实现许多这样的任务.通常需要采用Verilog或者VHDL这样的硬件描述语言来建立芯片设计所需要的寄存器传输RTL级的模块描述.采用手工产生的RTL硬件模块所带来的问题是验证时间主导了设计周期,这将增加设计的成本并延长进入市场的时间.

机标关键词：芯片设计、硬件描述语言、计算密集型、硬件模块、设计周期、进入市场、处理器核、寄存器、音频、验证、通信、手工、视频、传输、成本、标准

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-04-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：28-31,27