基于Logical Effort理论的集成电路延迟优化工具的研究

摘要：

本文介绍了一种基于Logical Effort理论研发的集成电路延迟优化工具,该工具综合考虑了互联引线的影响,通过计算比较不同的逻辑结构延迟来确定最佳的电路结构,同时提供逻辑门的最佳晶体管尺寸.我们以六种不同电路为设计实例,在90纳米设计中与SPICE模拟结果进行了比较,其误差在5%以内.鉴于该方法不依赖于版图级寄生参数信息的特点,我们认为该工具可以提供在电路设计的早期对延迟的可信评估,非常适用于快速CMOS电路设计构架的遴选.

机标关键词：理论、集成、电路延迟、电路设计、优化工具、设计实例、模拟结果、逻辑结构、电路结构、参数信息、逻辑门、晶体管、引线、误差、评估、纳米、遴选、寄生、计算、互联

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2008-04-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：37-39