基于FPGA的循环冗余校验算法实现

摘要：

循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码.在介绍CRC原理的基础上,以常见的CRC-16为例,用Verilog HDL硬件描述语言设计该算法.利用Altera 公司的EDA开发工具软件Quartus II 6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器.仿真结果表明, 这是一种实现CRC算法的有效方法,其工作频率可达到420.17 MHz.

关键词：循环冗余校验、生成多项式、现场可编程门阵列、VerilogHDL语言

所属期刊栏目：6

分类号：TN914.3

在线出版日期：2009-01-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：394-396,400