基于FPGA的FESH分组密码算法高速实现

摘要：

FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法.文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率.实验结果表明,在软件Quartus II 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74 MHz,相较于有限状态机实现提高了98.28％;吞吐率达到37.98 Gbps,相较于有限状态机实现提升了约33倍.

关键词：FESH、分组密码、VerilogHDL高速实现、流水线设计

分类号：TP309(计算技术、计算机技术)

资助基金：国家重点研发计划[2017YFB0801803;农产品质量安全追溯技术及应用国家工程实验室开放课题[AQT-2018-YB5

在线出版日期：2021-03-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：57-64