一种基于FPGA的SHA-512算法高速实现

摘要：

研究了一种新的SHA-512算法基于FPGA的高速实现方案.为了获得较高的加密处理速度,本方案在关键计算路径上进行了加法器结构的优化;并且实现了分组数据输入与循环运算的并行进行,减少了加密一个分组所需的时钟周期数,提高了加密效率.在FPGA器件上实际运行,芯片工作在103 Mhz的时钟频率下,数据处理速率达到1300 Mbits/sec.

关键词：SHA-512、FPGA、硬件描述语言、加法器

所属期刊栏目：9

分类号：TP309(计算技术、计算机技术)

在线出版日期：2008-05-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：94-96