应用于后量子密码的高速高效SHA-3硬件单元设计

摘要：

随着量子计算技术的高速发展, 传统的公钥密码体制正在遭受破译的威胁, 将现有加密技术过渡到具有量子安全的后量子密码方案上是现阶段密码学界的研究热点.在现有的后量子密码(Post-Quantum Cryptography, PQC)方案中, 基于格问题的密码方案由于其安全性, 易实施性和使用灵活的众多优点, 成为了最具潜力的PQC方案.SHA-3作为格密码方案中用于生成伪随机序列以及对关键信息散列的核心算子之一, 其实现性能对整体后量子密码方案性能具有重要影响.考虑到今后PQC在多种设备场景下部署的巨大需求, SHA-3 的硬件实现面临着高性能与有限资源开销相互制约的瓶颈挑战.对此, 本文提出了一种高效高速的SHA-3硬件结构, 这种结构可以应用于所有的SHA-3家族函数中.首先, 本设计将64 bit轮常数简化为7 bit, 既减少了轮常数所需的存储空间, 也降低了运算复杂度.其次, 提出了一种新型的流水线结构, 这种新型结构相比于通常的流水线结构对关键路径分割得更加均匀.最后, 将新型流水线结构与展开的优化方法结合, 使系统的吞吐量大幅提高.本设计基于 Xilinx Virtex-6现场可编程逻辑阵列(FPGA)完成了原型实现, 结果显示, 所设计的SHA-3硬件单元最高工作频率可达459 MHz, 效率达到14.71 Mbps/Slice.相比于现有的相关设计, 最大工作频率提高了10.9%, 效率提升了28.2%.

关键词：后量子密码;哈希算法;硬件实现;SHA-3

所属期刊栏目：6

分类号：TN402(微电子学、集成电路（IC）)

资助基金：本课题得到国家自然科学基金面上项目;国家自然科学基金重点项目

在线出版日期：2022-01-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：32-39