一种基于FPGA对主从通信的优化设计

摘要：

针对传统主从通信数据冗余和数据处理效率低下的现象,基于FPGA提出一种采用RS 485通信标准的主从通信系统的优化设计.首先对高速传输数据添加可控Label,接收端对发送端的数据进行识别并过滤非必要数据,最后上位机PC通过对接收端的双口RAM进行数据采样.该设计的接收端具有反馈装置,如有数据传输异常则直接中止接收.采用ISE软件在RTL级上运用Verilog语言进行功能实现,并在Modelsim上进行仿真实验验证.结果表明,该主从通信优化设计把数据筛选提前至接收端FPGA进而降低上位机CPU负荷,整体对数据处理的效率和灵活性都具有显著提升,并且从属设备越多,效率越高.

关键词：主从通信;优化设计;FPGA;数据识别;数据采样;仿真实验

所属期刊栏目：44

分类号：TN711-34(基本电子电路)

资助基金："十三五"技术基础科研项目JSZL2017601B011

在线出版日期：2021-11-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：11-14