基于FPGA的全数字延时锁相环的设计

摘要：

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析.仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC设计中.

关键词：全数字延时锁相环、锁相精度、时钟延时、QuartusⅡ、现场可编程门阵列、电路仿真

所属期刊栏目：42

分类号：TN402-34(微电子学、集成电路（IC）)

资助基金：湖南省教育厅重点项目资助14A119

在线出版日期：2019-04-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：69-71,75