10.3969/j.issn.1004-373X.2011.15.030
基于FPGA的DDS+DPLL跳频信号源设计
针对跳频通信系统有固有噪声的特点,结合DDS+ DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-Ⅱ_10.1软件进行设计综合,提出了一种新型的跳频信号源.结果表明,该设计中DPLL时钟可达到120 MHz,性能较高,而仅使用了30个LUT和18个触发器,占用资源很少.
数字鉴相器、滤波器、数控振荡器、DPLL
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TN911-34
2011-12-23(万方平台首次上网日期,不代表论文的发表时间)
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