结合逻辑模拟和布尔可满足性的设计错误诊断方法

摘要：

在集成电路设计验证与调试过程中,逻辑错误诊断工具通常会给出一定数量的候选错误区域,然后通过特定的算法尽可能多地减少候选区域,以方便错误的准确定位.在此提出一种结合模拟与布尔可满足性(SAT)的错误诊断方法,用于提高错误诊断准确性.该方法首先使用模拟方法对候选的错误区域逐一进行判断,对于不能由模拟方法判别的候选区域,使用基于SAT的形式化方法进一步判断.针对ISCAS'85电路的实验结果表明,该方法具有较高的错误诊断准确性和效率.

关键词：设计验证、错误诊断、布尔可满足性、逻辑模拟

所属期刊栏目：33

分类号：TN710(基本电子电路)

资助基金：浙江省自然科学基金资助项目Y106707

在线出版日期：2010-05-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：22-25,37