基于FPGA的提取位同步时钟DPLL设计

摘要：

提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案.该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出.此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作.采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性.

关键词：全数字锁相环、曼彻斯特码、Verilog硬件描述语言、位同步

所属期刊栏目：32

分类号：TP274(自动化技术及设备)

在线出版日期：2010-03-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：43-46