级联信号处理器的FPGA实现

摘要：

现代通信系统中,数字化已成为发展的必然趋势,数字信号处理则是数字系统中的重要环节.在数字信号处理方面提出一种级联信号处理器的FPGA实现方案,用以取代昂贵的专用数字处理芯片.首先对级联信号处理器做了理论上的分析,然后进行方案比较,最后选择最佳方案完成FPGA的实现与仿真.系统的功能和时序仿真结果表明,其可正常工作,最高时钟可达50 MHz.

关键词：CPLD、FPGA.FIR滤波器、级联信号处理器

所属期刊栏目：32

分类号：GP316

在线出版日期：2009-06-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：185-187