高质量七倍分频电路的设计与实现

摘要：

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法.与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响.在Quartus环境下,分别时门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行.

关键词：奇数次分频器、格雷码计数器、时钟波形、FPGA

所属期刊栏目：31

分类号：TN772(基本电子电路)

在线出版日期：2008-06-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：12-13,18