组合逻辑电路设计的一种方法

摘要：

在ASIC设计和PLD设计中组合逻辑电路设计的最简化是很重要的,在设计时常要求用最少的逻辑门或导线实现.在ASIC设计和PLD设计中需要处理大量的约束项,值为1或0的项却是有限的,提出组合逻辑电路设计的一种新方法.该方法不考虑这些约束项,只考虑那些值为1或0的项,因而可以简化设计步骤.该方法特别适舍于有大量约束项的组合逻辑电路设计.例举2个组合逻辑电路实例,说明按照这个改进的方法可以大大减少组合逻辑电路设计步骤.

关键词：最简化、约束条件、组合逻辑电路设计、编码器、奎恩-麦克拉斯基法

所属期刊栏目：31

分类号：TN710(基本电子电路)

在线出版日期：2008-06-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：6-7,11