全同步数字频率计的VHDL设计与仿真

摘要：

利用全同步频率测量原理,通过FPGA芯片在Max+Plus Ⅱ中运用VHDL语言编程设计一个全同步数字式频率计,消除了±1个计数误差,测频精度范围在DC～100 MHz,详细给出了VHDL的模块设计方法和仿真波形.

关键词：FPGA、全同步、频率计、VHDL

所属期刊栏目：30

分类号：TN751(基本电子电路)

在线出版日期：2007-12-03（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：176-178