Logical Effort理论在电路设计中的应用

摘要：

介绍了一种对于包含较长互连线的CMOS电路的优化方法,该方法是在Logical Effort理论基础上加入互联电阻模型得到的.这是一种简单的延迟模型,非常适合于快速而又有效的手工计算.有助于快速的预测电路的最小延迟,并以此优化电路的结构和逻辑门的尺寸.通过仿真证明了,当逻辑结构不是简单的反相器时,一样可以通过带互联电阻模型的Logical Effort模型得到简单的优化方案.

关键词：Logical Effort、深亚微米、延迟、逻辑门

所属期刊栏目：30

分类号：TN432(微电子学、集成电路（IC）)

在线出版日期：2007-03-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：189-191