基于FPGA/CPLD的占空比为1:n的n分频器的设计

摘要：

CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点.Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析.简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1:5的5分频器的设计为例,介绍了在Max+Plus Ⅱ开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形.

关键词：Verilog HDL、CPLD/FPGA、数字逻辑电路设计、占空比、n分频器

所属期刊栏目：29

分类号：TN772(基本电子电路)

资助基金：浙江省湖州市自然科学基金04JJ40048

在线出版日期：2006-05-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：17-18