32位单精度浮点乘法器的FPGA实现

摘要：

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.

关键词：浮点乘法器、Booth算法、Wallace树、波形仿真

所属期刊栏目：28

分类号：TP332.2+2(计算技术、计算机技术)

在线出版日期：2006-01-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：23-24,27