视频解码器验证板的DDR SDRAM控制器的实现

摘要：

DDR SDRAM是一种大容量,高速度的同步动态存储器,但是由于其对同步性的要求以及需要由控制字来控制的特点使得他与系统之间必须有一个接口来实现时钟同步和对DDR SDRAM进行控制.介绍了在用硬件实现H.264协议解码部分的FPGA验证中的DDR SDRAM控制器的实现.提出了一种适用于多用户访问的DDR SDRAM控制器的设计方案,为快速访问大容量存储器的电路设计提供了新的思路.

关键词：DDR SDRAM、FPGA、H.264、时钟同步

所属期刊栏目：28

分类号：TP332.3(计算技术、计算机技术)

在线出版日期：2006-01-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：12-14