10.3969/j.issn.1004-373X.2003.04.018
浮点加法器的VHDL算法设计
以浮点加法器的算法设计和结构映射为例,讨论了如何进行面向对象的ASIC系统的设计,并给出浮点加法器部分模块的VHDL描述.
加法器、算法、结构映射、进位链路
TN79(基本电子电路)
2004-01-08（万方平台首次上网日期，不代表论文的发表时间）
共3页
46-48
10.3969/j.issn.1004-373X.2003.04.018
加法器、算法、结构映射、进位链路
TN79(基本电子电路)
2004-01-08（万方平台首次上网日期，不代表论文的发表时间）
共3页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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