10.3969/j.issn.1004-373X.2001.01.027
分频系数为半整数分频器的CPLD设计
以分频系数为半整数分频器的设计为例,介绍了在MAX+PLUSⅡ开发平台下,利用VHDL硬件描述语言和原理图输入方式,设计数字逻辑电路的过程.
数字逻辑电路设计、VHDL、硬件、描述语言、CPLD CAD
TN0(一般性问题)
2005-01-27（万方平台首次上网日期，不代表论文的发表时间）
共2页
63-64
10.3969/j.issn.1004-373X.2001.01.027
数字逻辑电路设计、VHDL、硬件、描述语言、CPLD CAD
TN0(一般性问题)
2005-01-27（万方平台首次上网日期，不代表论文的发表时间）
共2页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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