FPGA组网实现几十亿门级别大规模原型验证

摘要：

由于系统规模的增加,芯片设计的复杂程度增加,采用FPGA实现超大规模数字逻辑电路的原型验证面临很多挑战,本文通过分析原型验证实现中的多个关键问题,围绕设计分割,时分复用,互连组网拓扑,时序分析和收敛,布局规划和IP复用,硬件平台,可调试性7个问题剖析,并实现了完整的系统,为实现几十亿门级原型验证系统提供了有力的参考.

关键词：原型验证、逻辑电路分割、现场可编程逻辑阵列、设计分割、时分复用、时序分析

所属期刊栏目：3

分类号：TN43(微电子学、集成电路（IC）)

在线出版日期：2022-07-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：21-27