DDR2 SDRAM控制器IP功能测试与FPGA验证

摘要：

完成挂载在AHB上对DDR2 SDRAM进行操作的DDR2控制器IP模块的设计,并通过了相关的读写测试.利用Altera的Qsys平台,将得到的DDR2控制器IP挂载到NiosⅡ上,搭建SoPC系统,完成软硬件协同验证.验证结果表明,该IP在StratixⅣ的FPGA核心芯片上共占用287个逻辑单元,DDR2的工作频率可达200 MHz.同时,开发出了一套将AHB总线接口的IP挂载到NiosⅡ Avalon总线上进行FPGA验证的通用方法.

关键词：DDR2控制器、NiosⅡ、AHB总线、Avalon总线

所属期刊栏目：46

分类号：TN407(微电子学、集成电路（IC）)

资助基金：国家高技术研究发展计划863计划资助项目2011AA010405;国家电网公司资助项目SGRI-WD-71-13-008

在线出版日期：2016-06-02（万方平台首次上网日期，不代表论文的发表时间）

页码：251-254