高速MAC单元的设计

摘要：

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计,通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算,大幅度地提高了MAC单元的性能,在乘法器的设计中采用了改进的Booth编码技术,并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作,缩短了乘法器中关键路径的长度,最后利用HDL对设计进行描述,结合ASIC工艺库进行了综合以及资源和时延分析.

关键词：MAC、乘法器、部分积、改进的Booth编码、硬件描述语言、综合

所属期刊栏目：31

分类号：TN431.2(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：25-29