MPEG-2视频码流分解的VHDL描述与验证

摘要：

本文提出一个MPEG-2视频解码中码流分解的硬件设计,包括解码控制和变长码解码.一些新的硬件设计,如:将宏块和块控制作为主要状态;采用桶形移位缓冲器并行解变长码;将变长码的长度计算和解码分别进行;将码表分割成多个小码表等等,保证了MPEG-2 MP@ML的实时解码,并为更复杂的应用提供了扩展的余地.本文中的设计是MPEG-2解码ASIC VLSI设计工作的一部分.

关键词：MPEG-2、变长解码、ASIC

所属期刊栏目：21

分类号：TN919.8

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：41-45