Verilog RTL模型

摘要：

VLSI集成电路芯片测试技术正在向高层次测试推进.针对Verilog硬件描述语言,提出了一种在寄存器传输级(register transfer level,RTL)上的电路模型VRM. 该模型着重于实际应用,可输出文本格式文件,便于开发实用的RTL级故障模拟和RTL级测试生成等软件.基于该模型,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性.

关键词：Verilog硬件描述语言、寄存器传输级模型、逻辑模拟、高层次测试

所属期刊栏目：30

分类号：TP391.72(计算技术、计算机技术)

资助基金：国家高技术研究发展计划863计划2001AA111100

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1194-1198