用于环路校准的延迟锁相环设计

摘要：

延迟锁相环能够产生精确的延时而被广泛使用。本文介绍了一种适用于直接调制发射机锁相电路环路校准的延迟锁相环。电路采用TSMC 0.18μm CMOS工艺实现,参考频率为26 MHz。在3.3 V电源电压下的仿真结果显示：延迟锁相环锁定时间为520ns，锁定相位为2π，同时输出8路相位差为45o间隔的时钟。

关键词：锁相环、延迟锁相环、鉴相器、压控延迟线

分类号：TN911.8

资助基金：深圳市科技计划项目JCYJ20140418100633642

在线出版日期：2015-05-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：74-78