基于Qt的Verilog故障注入工具设计与实现

摘要：

为方便设计人员验证电子电路的可靠性,设计了基于Qt的Verilog故障注入工具.该工具通过语法语义分析器解析Verilog源文件,获得代码中全部故障注入点;采用故障注入管理器获取用户故障注入参数并传递给底层函数,实现对Verilog工程的故障注入.实验结果表明,该故障注入工具能够根据用户指令对Verilog工程进行故障注入,对电路的容错机制进行可靠分析和评价,对电子电路的容错方案设计有很大帮助.

关键词：电路可靠性、容错评价、VerilogHDL

所属期刊栏目：36

分类号：TP302(计算技术、计算机技术)

资助基金：国家自然科学基金项目61472100;中央高校基本科研业务费资助项目DUT17JC26;广西高校科学技术研究项目KY2015ZD123

在线出版日期：2019-03-22（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：153-155,161