基于DPLL同步的高频降压型DC-DC转换器设计
数字电路在技术性能、集成化和设计周期各方面都超过模拟电路。该文提出了一个采用数字锁相环（DPLL）实现同步的高频滞回控制降压型DC-DC转换器的设计。数字锁相环锁定到参考时钟频率，使用数字控制延迟线（DCDL ）补偿占空比变化对转换器开关频率的影响，消除了开关频率对转换器输出电压的依赖性，有效解决了转换器的稳定性与快速阶跃响应的矛盾，转换效率、纹波等性能优越。
DC-DC转换器、数字锁相环、数字控制延迟线
TM464(变压器、变流器及电抗器)
2013-12-04（万方平台首次上网日期，不代表论文的发表时间）
共5页
98-101,106
