基于ALTERA FPGA的低延迟QDR2 RAM控制器解决方案
QDR2 RAM是一种特殊结构的SRAM，它的读写端口是分开的，有两套读写数据总线。地址是读写共享的．对BURST长度为2的QDR2 RAM来说，渎地址在时钟CK的上跳沿锁存，写地址在时钟CK的下跳沿锁存。
控制器、低延迟、SRAM、数据总线、读写、地址、锁存、时钟
TN919.81
2012-10-24（万方平台首次上网日期，不代表论文的发表时间）
共1页
23-23
控制器、低延迟、SRAM、数据总线、读写、地址、锁存、时钟
TN919.81
2012-10-24（万方平台首次上网日期，不代表论文的发表时间）
共1页
23-23
国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
©天津万方数据有限公司 津ICP备20003920号-1
违法和不良信息举报电话：4000115888 举报邮箱：problem@wanfangdata.com.cn
