采用PLL设计时需注意的问题

摘要：

@@ 为了满足ASIC设计中时间进度上的要求,许多工程师都采用了锁相环(PLL).PLL具有一些人们所希望的特性,包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力.这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源,并随后进行片上倍频,以生成任何数值的高频内部时钟信号.它们还令设计人员能够通过将建立-保持时间窗口与芯片的时钟脉冲源的边缘对准的方法来控制这些窗口以及芯片接口处的时钟-输出延时.

机标关键词：时钟信号、设计、校正能力、脉冲源、延时、芯片、消除能力、特性、时钟分配、时钟倍频、时间窗口、人员、占空度、锁相环、工程师、运用、数值、输出、控制、晶体

分类号：TN7(基本电子电路)

在线出版日期：2005-07-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共2页

页码：44-45