基于FPGA的快速数字锁相环实现

摘要：

根据数字锁相环的原理，本设计用VHDL语言实现了锁相功能。本设计的数字锁相环是由数字鉴相器、数字环路滤波器、数字振荡器，相位调整模块组成。在设计中对锁相时间与相位同步误差做了一定的调整，使本设计中的锁相环具有快速锁相，低同步误差等优点。同时采用模块化设计，使得各个功能模块具有独立性强，修改方便等特点。仿真结果表明：信号经过锁相环以后，能够很快地进入锁定状态并且具有很小的相位误差。

关键词：VHDL语言、快速锁相、低同步误差、模块化设计、相位误差

所属期刊栏目：31

分类号：TN92

资助基金：四川省教育厅科研基金重点项目“软件无线电中的加密模块研究”15ZA0145

在线出版日期：2016-09-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：24-28