FPGA数据总线宽度不相等的双口RAM的设计

摘要：

目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制.对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性.

关键词：双口RAM、数据总线宽度、综合仿真测试、仲裁

所属期刊栏目：14

分类号：TP332(计算技术、计算机技术)

资助基金：广西科学基金桂科自2011GXNSFA018153;桂科自0991067;广西教育厅科研项目2013LX092

在线出版日期：2015-01-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：249-253