基于FPGA的流水线珠算加法器设计

摘要：

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大.根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器;并在Xilinx Virtex-Ⅱ的FPGA上实现了设计方案.在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率;并采用数据调度模块解决流水线上“数据相关”问题.仿真结果表明,32位珠算加法器平均运算仅需0.712 ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍.这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间.

关键词：加法器、珠算口诀、流水线、数据相关、FPGA

所属期刊栏目：13

分类号：TP332.21(计算技术、计算机技术)

资助基金：国家自然科学基金60372058,60772101

在线出版日期：2013-12-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：9730-9733,9737