双状态机在LDPC码译码实现中的应用

摘要：

FSM(Finite State Machine,有限状态机)的核心功能是能描述一系列具有逻辑顺序的事件,并能有效管理各个事件执行的步骤,它是一种较为特殊的时序电路.本文分析了LDPC码译码器的主控程序的结构,结合有限状态机的设计思想,采用了两个状态机交替工作的机制,在FPGA上实现了译码器的主控模块,使初始信息存储模块、校验消息处理模块、变量消息处理模块、累加模块及校验模块有序工作,实现了模块间的无缝链接,使译码器工作稳定可靠.

关键词：有限状态机、LDPC译码器、FPGA

所属期刊栏目：13

分类号：TN911.22

资助基金：国家"973"计划项目2009CB613306

在线出版日期：2013-11-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：8483-8486