一种RS(15,9)译码器的FPGA实现

摘要：

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力.根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式.FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率.将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源.仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力.

关键词：RS译码器、流水线、模块化、实时译码

所属期刊栏目：13

分类号：TN911.22

资助基金：陕西省重点实验室重点项目基金2011zd07

在线出版日期：2013-05-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：2980-2984